Normal view
MARC view
Digital VLSI Design with Verilog (Record no. 400181)
[ view plain ]
000 -Маркер записи | |
---|---|
Контрольное поле постоянной длины | 03696nam a22004815i 4500 |
001 - Контрольный номер | |
Контрольное поле | vtls000542808 |
005 - Дата корректировки | |
Контрольное поле | 20210922082358.0 |
007 - Кодируемые данные (физ. описан.) | |
Контрольное поле постоянной длины | cr nn 008mamaa |
008 - Кодируемые данные | |
Контрольное поле постоянной длины | 160915s2014 gw | s |||| 0|eng d |
020 ## - Индекс ISBN | |
ISBN | 9783319047898 |
-- | 978-3-319-04789-8 |
024 7# - Прочие стандартные номера | |
Стандартный номер | 10.1007/978-3-319-04789-8 |
Источник номера | doi |
035 ## - Системный контрольный номер | |
Системный контрольный номер | to000542808 |
040 ## - Источник каталогиз. | |
Служба первич. каталог. | Springer |
Служба, преобразующая запись | Springer |
Организация, изменившая запись | RU-ToGU |
050 #4 - Расстановочный код библ. Конгресса | |
Классификационный индекс | TK7888.4 |
072 #7 - Код предметной/темат. категории | |
Код предметной/темат. категории | TJFC |
Источник кода | bicssc |
072 #7 - Код предметной/темат. категории | |
Код предметной/темат. категории | TEC008010 |
Источник кода | bisacsh |
082 04 - Индекс Дьюи | |
Индекс Дьюи | 621.3815 |
Номер издания | 23 |
100 1# - Автор | |
Автор | Williams, John Michael. |
Роль лиц | author. |
9 (RLIN) | 448483 |
245 10 - Заглавие | |
Заглавие | Digital VLSI Design with Verilog |
Физический носитель | electronic resource |
Продолж. заглавия | A Textbook from Silicon Valley Polytechnic Institute / |
Ответственность | by John Michael Williams. |
250 ## - Сведения об издании | |
Основные сведения об издании | 2nd ed. 2014. |
260 ## - Выходные данные | |
Место издания | Cham : |
Издательство | Springer International Publishing : |
-- | Imprint: Springer, |
Дата издания | 2014. |
300 ## - Физическое описание | |
Объем | XVI, 553 p. 273 illus., 116 illus. in color. |
Иллюстрации/тип воспроизводства | online resource. |
336 ## - Тип содержимого | |
Тип содержимого | text |
Content type code | txt |
Source | rdacontent |
337 ## - Средство доступа | |
Средство доступа | computer |
Media type code | c |
Source | rdamedia |
338 ## - Тип носителя | |
Тип носителя | online resource |
Carrier type code | cr |
Source | rdacarrier |
505 0# - Примечание о содержании | |
Содержание | Introductory Material -- Week 1 Class 1 -- Week 1 Class 2 -- Week 2 Class 1 -- Week 2 Class 2 -- Week 3 Class 1 -- Week 3 Class 2 -- Week 4 Class 1 -- Week 4 Class 2 -- Week 5 Class 1 -- Week 5 Class 2 -- Week 6 Class 1 -- Week 6 Class 2 -- Week 7 Class 1 -- Week 7 Class 2 -- Week 8 Class 1 -- Week 8 Class 2 -- Week 9 Class 1 -- Week 9 Class 2 -- Week 10 Class 1 -- Week 10 Class 2 -- Week 11 Class 1 -- Week 11 Class 2 -- Week 12 Class 1 -- Week 12 Class 2. |
520 ## - Аннотация | |
Аннотация | This book is structured as a step-by-step course of study along the lines of a VLSI integrated circuit design project. The entire Verilog language is presented, from the basics to everything necessary for synthesis of an entire 70,000 transistor, full-duplex serializer-deserializer, including synthesizable PLLs. The author includes everything an engineer needs for in-depth understanding of the Verilog language: Syntax, synthesis semantics, simulation, and test. Complete solutions for the 27 labs are provided in the downloadable files that accompany the book. For readers with access to appropriate electronic design tools, all solutions can be developed, simulated, and synthesized as described in the book. A partial list of design topics includes design partitioning, hierarchy decomposition, safe coding styles, back annotation, wrapper modules, concurrency, race conditions, assertion-based verification, clock synchronization, and design for test. A concluding presentation of special topics includes SystemVerilog and Verilog-AMS. Covers the entire Verilog language – using most of it in practice; Provides 27 lab exercises, with complete and tested answers; Explains and emphasizes synthesizability, wherever it pertains to language features; Develops as a major project a synthesizable 70,000-gate SerDes; Presents synthesis-relevant usage of SystemVerilog, and the basic functionality of Verilog-AMS. >. |
650 #0 - Тематические рубрики | |
Основная рубрика | engineering. |
9 (RLIN) | 224332 |
650 #0 - Тематические рубрики | |
Основная рубрика | Computer Science. |
9 (RLIN) | 155490 |
650 #0 - Тематические рубрики | |
Основная рубрика | electronics. |
9 (RLIN) | 303071 |
650 #0 - Тематические рубрики | |
Основная рубрика | Systems engineering. |
9 (RLIN) | 303074 |
650 14 - Тематические рубрики | |
Основная рубрика | Engineering. |
9 (RLIN) | 224332 |
650 24 - Тематические рубрики | |
Основная рубрика | Circuits and Systems. |
9 (RLIN) | 303075 |
650 24 - Тематические рубрики | |
Основная рубрика | Processor Architectures. |
9 (RLIN) | 303114 |
650 24 - Тематические рубрики | |
Основная рубрика | Electronics and Microelectronics, Instrumentation. |
9 (RLIN) | 303076 |
710 2# - Другие организации | |
Организация/юрисдикция | SpringerLink (Online service) |
9 (RLIN) | 143950 |
773 0# - Источник информации | |
Название источника | Springer eBooks |
856 40 - Электронный адрес документа | |
URL | <a href="http://dx.doi.org/10.1007/978-3-319-04789-8">http://dx.doi.org/10.1007/978-3-319-04789-8</a> |
912 ## - Coursera for Campus: онлайн курсы для ТГУ | |
Coursera for Campus: онлайн курсы для ТГУ | ZDB-2-ENG |
999 ## - Системные контрольные номера (Koha) | |
biblionumber (Koha) | 400181 |
No items available.